說實話每次在群里看到有人把“高增益、高帶寬、高PSRR”這三個詞并排放在一個LDO前面我第一反應(yīng)都是這兄弟要么是剛接手一個難啃的規(guī)格書要么就是已經(jīng)被上一版流片折磨到想梭哈一把。做過電源管理的人都知道低壓差線性穩(wěn)壓器看著結(jié)構(gòu)簡單——誤差放大器、功率管、反饋分壓電阻三件套但真要把這三個指標(biāo)同時做到“高”那基本是模擬設(shè)計里典型的“既要又要還要”困局。增益做高了帶寬容易被功率管柵極那個大電容拖死帶寬好不容易拉上去PSRR又會在單位增益帶寬附近提前滾降你要是再把PSRR的要求卡到1MHz甚至更高頻率很多人第一反應(yīng)就是“這活兒我不接了你去找DCDC吧”。但這類需求在現(xiàn)實里真實存在比如給高性能ADC、SerDes的PLL供電外部干擾頻段動不動到幾百kHz甚至MHz級別負(fù)載瞬態(tài)又要求快速響應(yīng)輸出電壓精度還必須穩(wěn)如老狗。這篇文章我不打算講教科書上的理論堆砌而是把一套實際能跑通的“高增益高帶寬高PSRR LDO架構(gòu)”完整拆給你看它的整體拓?fù)溟L什么樣三個指標(biāo)分別由哪一級電路負(fù)責(zé)參數(shù)怎么估算仿真怎么搭以及最容易翻車的地方在哪里。內(nèi)容比較長建議正在做片上LDO、或者是剛接觸電源管理方向的研究生們拿小本本記一下。1. “三高”指標(biāo)背后的設(shè)計矛盾1.1 增益和帶寬同一個節(jié)點上的兩種拉扯先聊一個很多新手一開始沒意識到的點增益和帶寬在LDO里不是兩條獨立的設(shè)計路線它們是在同一個高阻輸出節(jié)點上打架。誤差放大器要靠比較大的輸出阻抗來獲得高增益但高阻節(jié)點只要一掛負(fù)載電容極點頻率就會被壓得很低。這里有個很直觀的估算例子。假設(shè)你的誤差放大器輸出阻抗做到了5MΩ這是為了把增益做大然后你直接用這個節(jié)點去驅(qū)動功率管的柵極。功率管為了過100mA的負(fù)載電流柵電容很容易做到10pF這個量級。那么這個節(jié)點的極點頻率就是f_p 1 / (2π × R_out × C_g) ≈ 1 / (2π × 5MΩ × 10pF) ≈ 3.2kHz3.2kHz的主極點意味著什么如果你想把單位增益帶寬做到10MHz而主極點只有3.2kHz那你開環(huán)直流增益至少要做到10MHz除以3.2kHz也就是3000多倍換算成dB大約是70dB。聽起來好像還行但問題是這70dB的增益要由一個誤差放大器單獨扛下來而且整個環(huán)路的增益曲線從3.2kHz就開始以-20dB/dec往下掉到10MHz附近相位裕度早就被各種次極點吃干凈了。更別說你還需要誤差放大器去驅(qū)動這么大的電容負(fù)載擺率也會被拖垮。所以第一個矛盾就是增益要往高做需要高阻抗節(jié)點帶寬要往高做又需要這個節(jié)點抗得住電容。這兩個需求本質(zhì)上就對同一個節(jié)點提出了相反的要求。1.2 PSRR到底由誰決定PSRR這個概念很多人以為它就是“環(huán)路增益越大PSRR就越高”這話對一半但真做起來會發(fā)現(xiàn)情況更復(fù)雜。一個PMOS功率管的LDO從電源VDD到輸出VOUT的紋波穿通實際上有至少三條路徑第一條路徑是功率管本身。PMOS管的柵極和源極之間有寄生電容Cgs漏極和柵極之間有Cgd電源紋波可以通過電容直接耦合到輸出這條路徑在高頻時很致命因為頻率越高電容阻抗越低穿通越強(qiáng)。加上功率管有限的輸出阻抗rds低頻也有一點點直接泄漏只是通常被環(huán)路壓下去了。第二條路徑是誤差放大器自身的PSRR。你的輸入對管、電流鏡負(fù)載、偏置電路全都掛在VDD上電源紋波會通過放大器內(nèi)部的不對稱路徑出現(xiàn)在誤差放大器的輸出端然后被功率管放大。這個分量很討厭因為環(huán)路增益能抑制的只是“從輸出端返回來的誤差”但誤差放大器自己把電源噪聲當(dāng)成“輸入信號”灌進(jìn)環(huán)路反饋環(huán)路不僅不抑制它甚至可能幫你把它放大。第三條路徑才是我們常說的“反饋環(huán)路抑制”能力。環(huán)路增益越大低頻段的PSRR越好這個關(guān)系在低頻是對的。但一旦頻率超過單位增益帶寬UGF環(huán)路就沒有任何抑制能力了PSRR曲線會迅速劣化基本回到功率管直接穿通的水平。所以結(jié)論來了想要高PSRR不能只盯著一路子增益你至少需要三個動作同時做對——低頻段靠高環(huán)路增益壓、中頻段靠高PSRR的誤差放大器撐、高頻段靠前饋抵消或者其他手段對沖功率管電容直通。1.3 常規(guī)兩級LDO的結(jié)構(gòu)性天花板我們來看看經(jīng)典的“誤差放大器PMOS功率管”兩級LDO能走到哪一步。這種結(jié)構(gòu)里誤差放大器輸出端直接接功率管柵極剛才算了柵極有10pF級別的寄生電容誤差放大器為了增益又會把輸出阻抗做高于是主極點非常低UGF很難推高。有人會想到那把誤差放大器的輸出阻抗做低一點不就行了可以但代價是增益斷崖式下跌。你想拿一個低阻輸出節(jié)點去驅(qū)動10pF電容還要保持高增益本質(zhì)上是在讓誤差放大器在增益和驅(qū)動能力之間反復(fù)橫跳。有人又想到了那在誤差放大器和功率管之間加一級源跟隨器緩沖確實很多設(shè)計是這么干的但緩沖器本身會引入一個新的寄生極點而且源跟隨器要驅(qū)動功率管的大柵電容靜態(tài)電流小了不行電流大了功耗爆炸。更關(guān)鍵的是即使你把UGF推到5MHz以上PSRR在超過UGF之后還是會面臨一個無法回避的問題反饋環(huán)路已經(jīng)失效功率管的Cgd直通把電源紋波直接送出去。換句話說常規(guī)兩級LDO的結(jié)構(gòu)性天花板就在這兒——高頻PSRR不是靠調(diào)環(huán)路能救回來的必須在架構(gòu)上想辦法。2. 一種能把三個指標(biāo)同時拉起來的架構(gòu)2.1 整體思路低阻緩沖、增益提升、前饋抵消三管齊下既然常規(guī)兩級結(jié)構(gòu)在天花板之下那就得從架構(gòu)層面重新拆分任務(wù)。我的做法是把LDO拆成三個功能明確的級讓每一級只干一件事再把它們拼成一個完整的環(huán)路。整體拓?fù)溆梦淖置枋龃蟾攀沁@樣的輸入差分對PMOS管把反饋電壓和基準(zhǔn)電壓做差送入一個帶增益提升的折疊共源共柵負(fù)載形成一個高增益第一級第一級的輸出不直接驅(qū)動功率管而是先進(jìn)一級源跟隨器緩沖由緩沖器去驅(qū)動功率管的大柵電容功率管仍然用PMOS源端接VDD漏端接輸出。在這個主環(huán)路之外再單獨拉一條電源紋波前饋路徑從功率管的電源端取樣紋波電流經(jīng)過處理后反相注入到輸出節(jié)點用來抵消高頻段的電源直通泄漏。對應(yīng)到三個指標(biāo)上非常清晰高增益由第一級折疊共源共柵加上增益提升電路負(fù)責(zé)高帶寬由源跟隨器緩沖器把功率管大柵電容從高阻節(jié)點上“摘掉”負(fù)責(zé)高PSRR則是三管齊下低頻靠高環(huán)路增益中頻靠第一級自身的高PSRR高頻靠前饋抵消。各干各的不再互相拉扯。這種架構(gòu)不是什么玄學(xué)而是很多高性能LDO論文和量產(chǎn)芯片實際采用的思路。區(qū)別只在于細(xì)節(jié)緩沖器怎么做才能既低阻又省電前饋抵消怎么實現(xiàn)才能在全PVT下都有正確的幅度和相位。2.2 第一級高增益折疊共源共柵加增益提升第一級我推薦用折疊共源共柵結(jié)構(gòu)。為什么不用簡單的五管運放因為五管運放的增益也就40dB左右距離“高增益”三個字差得遠(yuǎn)。折疊共源共柵可以把輸出阻抗推到兆歐級別在不用增益提升的情況下單級增益做到60到70dB并不難。具體點說我用輸入PMOS差分對尾電流大概就30μA每個輸入管分到15μA的靜態(tài)電流。為了讓跨導(dǎo)足夠又不至于吃掉太多壓降輸入管的過驅(qū)動電壓可以取到0.15V左右這時候每個輸入管的跨導(dǎo)大約是0.2mA/V。負(fù)載用NMOS共源共柵電流鏡輸出節(jié)點的阻抗可以做到約8MΩ。那單級增益就是A_v1 g_m × R_out ≈ 0.2mA/V × 8MΩ ≈ 1600 ≈ 64dB64dB還不夠“高增益”所以需要在這個基礎(chǔ)上加增益提升。原理不復(fù)雜用一個輔助放大器把共源共柵管的柵極電壓固定住讓主管的漏端電壓基本不變這樣共源共柵管的輸出阻抗會被輔助放大器的增益再抬高一截整體R_out可以提高10到20倍。加了增益提升之后第一級的增益能做到80dB甚至85dB以上。很多人聽到增益提升就發(fā)怵覺得要多寫好多電路。但從流片經(jīng)驗看這個付出是值得的因為它直接把低頻PSRR和線性調(diào)整率的底子打好了。需要注意的是增益提升輔助放大器本身也要有電源抑制能力而且不能成為環(huán)路的穩(wěn)定性短板后面第5章我會專門說這個坑。2.3 高帶寬的關(guān)鍵低阻緩沖器怎么設(shè)計第一級輸出是高阻節(jié)點這是它的優(yōu)勢但也是它的軟肋。如果把這種高阻節(jié)點直接接到10pF的功率管柵極上主極點就掉到幾kHz帶寬徹底沒戲。所以中間必須要有一級緩沖把柵極電容和大節(jié)點隔離。緩沖器最簡單的實現(xiàn)是PMOS源跟隨器它的輸出阻抗大概是1/gm。你給它100μA的靜態(tài)電流過驅(qū)動電壓取0.2V那gm大概是1mA/V輸出阻抗差不多1kΩ。這個1kΩ去推10pF的柵電容極點頻率是f_gate 1 / (2π × 1kΩ × 10pF) ≈ 16MHz16MHz的極點對5MHz左右的UGF來說已經(jīng)是一個需要認(rèn)真對待的次極點但至少不會把帶寬直接卡死。如果把緩沖器靜態(tài)電流降到30μAgm就變成0.3mA/V輸出阻抗3.3kΩ柵極點掉到4.8MHz這就會在主帶寬附近引起很大的相位損失弄不好直接振蕩。所以高帶寬LDO的緩沖器絕不能省電流但也不能一味加大靜態(tài)功耗。實踐中我比較推薦給源跟隨器做自適應(yīng)偏置輕載時緩沖器靜態(tài)電流可以小一點重載或者瞬態(tài)來的時候讓偏置電流動態(tài)變大。這樣既保住了帶寬又把平時的功耗壓下來。2.4 功率級怎么選尺寸和寄生電容的平衡功率管是整個LDO里最“大”的一個器件也是所有寄生問題的源頭。選PMOS而不是NMOS做功率管是因為PMOS可以從VDD直接拉電流實現(xiàn)真正的低壓差很多應(yīng)用里輸入輸出壓差就100mVNMOS做源跟隨器的話壓差天生就大。功率管的尺寸要同時滿足兩個約束滿載時壓差不能太大導(dǎo)通電阻要夠低同時柵極寄生電容又不能大到讓緩沖器完全推不動。拿100mA最大負(fù)載來估算如果允許壓差在150mV左右那功率管導(dǎo)通阻抗需要做到1.5Ω左右。為了達(dá)到這個導(dǎo)通阻抗在0.18μm工藝下功率管寬長比做到幾千比一很正常比如W/L做到4000μm/0.5μm。這么大的尺寸柵電容算下來確實就是10pF量級。有人看到這個寄生電容就頭大但在2.3節(jié)的緩沖器方案下它并沒有那么可怕。真正需要注意的是功率管自身的溝道長度調(diào)制和溫度系數(shù)——滿載時導(dǎo)通電阻隨溫度升高會變差如果電流余量留得不夠高溫下壓差會超標(biāo)。3. 高PSRR的實現(xiàn)細(xì)節(jié)前饋紋波抵消3.1 為什么高頻PSRR不能只靠反饋先看一個讓人沮喪的現(xiàn)實反饋環(huán)路對電源紋波的抑制能力在超過UGF之后會迅速衰減。假設(shè)你的LDO單位增益帶寬做到了8MHz那么在1MHz以下環(huán)路增益可能還有20dB以上的余量能幫你壓掉一部分電源紋波。但到了10MHz、20MHz環(huán)路增益已經(jīng)低于0dBPSRR完全靠功率管自己那點隔離能力基本就是Cgd直通、Cgs耦合的天下了。反饋環(huán)路救不了高頻那就只能走前饋。前饋的思路很簡單既然電源紋波會通過功率管泄漏到輸出端那我不如主動構(gòu)造一個和泄漏電流相位相反、幅度相等的電流把它也注入輸出端兩個電流相互抵消。聽起來很美好但做起來要對準(zhǔn)相位和幅度這也是高頻PSRR設(shè)計里最考驗功底的地方。3.2 方法一柵極交流前饋最省功耗、也最常被論文引用的一種前饋方法是直接在功率管柵極和VDD之間接一個前饋電容Cff。這個電容的作用是把電源紋波交流耦合到功率管柵極讓柵極電壓跟著紋波一起動從而調(diào)制功率管的柵源電壓Vgs在漏端產(chǎn)生一個與直接泄漏反相的電流。這個方法最大的優(yōu)點是不消耗任何靜態(tài)功耗一顆電容就完事而且如果Cff和功率管Cgs的比例選得準(zhǔn)在很寬的頻段內(nèi)都能有不錯的抵消效果。缺點是抵消精度極度依賴Cff與Cgs的比值以及功率管跨導(dǎo)gm的絕對值這些參數(shù)在工藝角、溫度、電壓變化下會漂移所以實際做出來的效果很難在全PVT范圍內(nèi)都完美。我個人的經(jīng)驗是柵極交流前饋比較適合作為“打底”手段配合其他校準(zhǔn)或者修調(diào)電路使用。你指望光靠一顆電容就把1MHz PSRR做到70dB以上不太現(xiàn)實大概率是某個工藝角下效果很好換個工藝角就出現(xiàn)一個明顯的PSRR尖峰。3.3 方法二紋波感應(yīng)管加電流注入想要更可控的高頻PSRR我推薦用紋波感應(yīng)管配合電流注入的方式這也是不少量產(chǎn)電源芯片的常用做法。具體實現(xiàn)是在功率管旁邊做一個尺寸為功率管1/K的感應(yīng)管Msense感應(yīng)管的柵源和功率管完全并聯(lián)這樣它天然流過與功率管成比例的電流包括電源紋波產(chǎn)生的紋波電流。讓感應(yīng)管的漏極接一個電流鏡或者一個共源放大器把這個紋波電流放大K倍再反相注入到LDO輸出節(jié)點。選擇K值需要仔細(xì)權(quán)衡K越大感應(yīng)管越省面積但感應(yīng)到的紋波電流越小信噪比越差后級放大難度越高。我一般取K在10到20之間這樣感應(yīng)管不會占用太多面積同時感應(yīng)到的紋波電流也有足夠幅度。后級放大器把電流放大到與功率管泄漏電流等幅反相就能實現(xiàn)比較精確的對沖。這個方法比柵極前饋電容可控性強(qiáng)得多你可以通過修調(diào)電流鏡的比例來微調(diào)抵消幅度甚至可以加一點點相位補(bǔ)償來修正高頻下的相移。代價是額外增加了一路靜態(tài)功耗和版圖面積。3.4 兩種方法的橫向?qū)Ρ任艺砹艘粡垖Ρ缺矸奖隳愀鶕?jù)實際項目需求選方案對比項柵極交流前饋感應(yīng)管加電流注入靜態(tài)功耗幾乎為零需要額外靜態(tài)電流實現(xiàn)復(fù)雜度很低一顆電容中等需要感應(yīng)管和放大電路抵消精度依賴Cff/Cgs匹配可通過修調(diào)提高精度PVT魯棒性較弱較強(qiáng)版圖面積很小中等適用場景PSRR要求不高或面積緊張高頻PSRR要求高、量產(chǎn)可靠性優(yōu)先我的建議是如果指標(biāo)里要求PSRR在1MHz以上還要做到60dB以上直接上感應(yīng)管方案別在柵極電容上花太多心思。如果只是想把低頻到500kHz的紋波壓一壓柵極前饋電容就夠用了。4. 參數(shù)設(shè)計與仿真落地4.1 先把目標(biāo)表和設(shè)計預(yù)算寫清楚空談架構(gòu)沒意義所有設(shè)計最終都要落到具體指標(biāo)上。我以一個常見的0.18μm CMOS工藝為例目標(biāo)應(yīng)用是給片上高性能模塊供電。設(shè)計目標(biāo)我列成了一張表參數(shù)設(shè)計目標(biāo)輸入電壓3.3V輸出電壓1.8V最大負(fù)載電流100mA靜態(tài)電流≤60μA環(huán)路直流增益≥100dB單位增益帶寬≥5MHz相位裕度≥55°PSRR 100kHz≥70dBPSRR 1MHz≥60dB負(fù)載瞬態(tài)過沖≤30mV靜態(tài)電流只有60μA同時還要驅(qū)動100mA的負(fù)載這個設(shè)計挑戰(zhàn)主要在緩沖器的偏置分配上。我的預(yù)算是第一級誤差放大器30μA緩沖器動態(tài)偏置平均下來30μA前饋抵消路徑單獨再占10到20μA。這樣總靜態(tài)功耗不會太夸張又能保證帶寬和PSRR。4.2 功率管尺寸和關(guān)鍵電流怎么估算功率管尺寸直接決定了LDO能不能在低壓差下輸出滿載電流。從導(dǎo)通阻抗角度估算壓差150mV、電流100mA需要Rds_on 1.5Ω。假設(shè)柵極驅(qū)動足夠PMOS工作在線性區(qū)邊緣那么W/L需要做到幾千以上具體數(shù)字跟工藝的μpCox有關(guān)。這種尺寸下功率管柵電容計算下來確實在10pF量級。柵電容大了帶來的問題我們已經(jīng)說過不再重復(fù)但它在設(shè)計中還有一個隱藏影響就是如果你不把緩沖器做好這個電容會讓整個環(huán)路的擺率嚴(yán)重不足瞬態(tài)恢復(fù)時間會非常難看。再來估算第一級的跨導(dǎo)。誤差放大器尾電流30μA每個輸入管15μA過驅(qū)動電壓0.15V輸入管跨導(dǎo)g_m ≈ 0.2mA/V。為了讓單位增益帶寬落在8MHz附近密勒補(bǔ)償電容取4pF于是有UGF ≈ g_m / (2π × C_c) ≈ 0.2mA/V / (2π × 4pF) ≈ 8MHz這個8MHz加上后續(xù)功率級和緩沖器帶來的增益衰減最終環(huán)路帶寬大概能落在6MHz左右相位裕度還有優(yōu)化的空間。4.3 穩(wěn)定性補(bǔ)償極點和零點怎么擺穩(wěn)定性的核心是安排好極點和零點。這個架構(gòu)里有三個關(guān)鍵極點第一級輸出主極點、緩沖器柵極點、輸出極點。主極點靠Cc壓在低頻密勒補(bǔ)償會在Cc串聯(lián)電阻Rz產(chǎn)生一個左半平面零點來抵消次極點帶來的相位損失。緩沖器柵極點由緩沖器輸出阻抗和功率管柵電容決定前面算過大約在16MHz。輸出極點則取決于負(fù)載電容和負(fù)載阻抗如果片外有100nF負(fù)載電容滿載時負(fù)載阻抗約18Ω輸出極點頻率大概在88kHz——這個不高但好在它會被Rz產(chǎn)生的零點或ESR零點抵消。相位裕度不夠怎么辦優(yōu)先調(diào)整Rz的值把零點放到輸出極點或緩沖器柵極點的位置附近。如果還不滿足再去加大緩沖器靜態(tài)電流讓柵極點繼續(xù)外推。千萬不要一上來就把Cc往大了加雖然相位裕度看起來變好了但UGF會掉下來PSRR的受益頻段也會往低頻縮。4.4 仿真方法和容易踩的測試陷阱高頻PSRR的仿真其實是一個很考驗細(xì)節(jié)的操作。最簡單的方法是給VDD加一個AC1的小信號源然后在輸出端測AC響應(yīng)但要注意這時整個環(huán)路的DC工作點必須和最差工況一致。我的習(xí)慣是分別仿真三檔負(fù)載空載、10mA、100mA因為PSRR在輕載和重載下差異巨大。輕載時功率管跨導(dǎo)小前饋抵消的匹配關(guān)系可能發(fā)生變化重載時功率管泄漏電流大前饋注入的電流強(qiáng)度要跟得上。瞬態(tài)仿真里有個經(jīng)典陷阱負(fù)載階躍的上升時間設(shè)得太快或太慢都會影響你看到的過沖大小。我一般用100ns的躍變時間這是與目標(biāo)應(yīng)用的實際負(fù)載變化速率匹配的。另外如果你要驗證大信號下的PSRR不能用小信號AC仿真得用周期穩(wěn)態(tài)或者瞬態(tài)FFT因為大信號下功率管的工作點偏移會改變抵消路徑的增益。5. 實操中踩過的坑與排查方法5.1 前饋抵消做過度PSRR尖峰甚至反向惡化這個坑我踩得最狠。最早版本我調(diào)感應(yīng)管比例和電流鏡增益單獨看小信號PSRR曲線時1MHz附近效果很好能做到70dB以上心里還挺美。結(jié)果到了全PVT仿真某些工藝角和溫度組合下1MHz附近的PSRR突然從70dB變成40多dB甚至出現(xiàn)一個上凸的尖峰等于那個頻率點不但沒壓制紋波反而把紋波放大了。原因其實不復(fù)雜前饋注入的電流和功率管泄漏電流在某個頻點同相疊加就形成了正反饋式的“助力”。排查方法也直接把前饋路徑單獨關(guān)掉先看基礎(chǔ)PSRR曲線再把前饋路徑單獨打開把輸出端的注入電流和基礎(chǔ)泄漏電流分別仿真出來比較它們的幅度譜和相位譜。只要相位差沒對準(zhǔn)就一定會出現(xiàn)尖峰。5.2 緩沖器偏置不夠帶寬和相位裕度雙雙崩盤有段時間我在一個低功耗項目里把緩沖器靜態(tài)電流壓得很低仿真里DC增益、PSRR低頻段都挺漂亮但AC仿真一跑相位裕度只有35度怎么看怎么別扭。最后定位到就是緩沖器輸出阻抗在輕載時過大功率管柵極極點掉到了UGF附近。這個問題最惡心的點在于它不會在典型仿真條件下暴露因為典型工藝角、常溫、典型負(fù)載下緩沖器gm足夠柵極點位置是夠的。但一到慢工藝角加低溫gm掉了將近30%柵極點直接往下掉相位裕度就崩了。所以我現(xiàn)在設(shè)計緩沖器至少要在最差工藝角下留出兩倍以上的極點裕量。如果功耗預(yù)算實在緊張就上自適應(yīng)偏置即負(fù)載變大時自動提高緩沖器偏置電流把帶寬在需要的時候頂上去。5.3 版圖寄生效應(yīng)對零點位置的擾動很多人在前仿階段覺得一切完美一到后仿PEX就發(fā)現(xiàn)相位裕度少了10度PSRR曲線整體往低頻退。這不是玄學(xué)是金屬走線寄生電容和電阻把補(bǔ)償網(wǎng)絡(luò)的零點位置挪走了。尤其是密勒補(bǔ)償電阻Rz它的寄生電容會和Cc分壓直接改變零點頻率。解決辦法是版圖上盡量把補(bǔ)償網(wǎng)絡(luò)元件放在誤差放大器附近縮短走線Rz用高阻材料做的時候要留意它的寄生并聯(lián)電容。后仿階段要重點檢查的頻率點是UGF附近因為零點稍微一偏相位裕度變化非常敏感。5.4 常見問題速查表癥狀可能的根因排查建議100kHz處PSRR不足環(huán)路增益不夠或誤差放大器自身PSRR差檢查DC增益和EA的電源抑制曲線1MHz處PSRR突然劣化前饋抵消相位/幅度沒對準(zhǔn)單獨仿真泄漏電流與前饋電流對比相位裕度不足AC峰值明顯緩沖器偏置電流不足柵極點過低加大緩沖器靜態(tài)電流或加自適應(yīng)偏置負(fù)載瞬態(tài)過沖偏大擺率受限或輸出電容太小檢查緩沖器峰值電流和Cout取值輕載時環(huán)路不穩(wěn)定輕載下功率管gm低零點移錯位置重新計算輕載工況下的極點零點布局后仿PSRR比前仿差很多寄生電容改變前饋/補(bǔ)償網(wǎng)絡(luò)版圖上縮短關(guān)鍵節(jié)點走線加屏蔽最后再分享一點我自己的體會這類“三高”LDO做下來最核心的感覺是不要試圖讓同一個電路同時解決所有問題而是要把指標(biāo)目標(biāo)拆開讓每一級電路專門去扛一個指標(biāo)最后再用環(huán)路把它們縫合起來。高增益可以放心堆在第一級高帶寬專門讓緩沖器去抗高PSRR在低頻靠環(huán)路、高頻靠前饋。每一塊單獨看都不算特別難難的是它們組合在一起之后的穩(wěn)定性和魯棒性。尤其是前饋抵消這個手段我做了好幾個版本之后才明白匹配和修調(diào)才是它能不能量產(chǎn)落地的關(guān)鍵仿真里再完美的抵消曲線到了PVT極端條件下都可能給你上一課。如果你的流片機(jī)會有限我建議先把UGF和相位裕度做扎實再用前饋去補(bǔ)高頻PSRR——基礎(chǔ)環(huán)路不扎實前饋補(bǔ)再高也是空中樓閣。